Как Python и Jinja могут облегчить жизнь FPGA разработчику

В этой статье показано как можно обойти одно из ограничений языка Verilog, применяемого при разработке ASIC/FPGA, используя автогенерацию кода с помощью Python и библиотеки Jinja. А также как можно ускорить разработку IP-ядер, сгенерировав модуль контрольно-статусных регистров из их описания.